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Chiplet：破局后摩尔时代，重塑半导体产业链价值[Table_ReportDate] 2022年10月30日[Table_Summary]
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➢半导体工艺节点持续推进，传统异构多核SoC难以为继。先进工艺节点下晶体管单位成本不断下降，但IC设计复杂度及设计成本不断提升，设计复杂度的提升也将对芯片良率产生影响，间接提高了 整体制造成本；此外，制程升级对芯片性能提升的边际收益缩窄，通常在15%左右，传统异构多核SoC方案下，摩尔定律走向瓶颈。
➢Chiplet技术改道芯片业，实现超越摩尔定律。Chiplet将满足特定功能的裸片通过die-to-die内部互联技术，实现多个模块芯片与底层基础芯片的系统封装，实现一种新形式的IP复用。基于裸片的Chiplet方案将传统SoC划分为多个单功能或多功能组合的芯粒，在一个封装内通过基板互连成为一个完整的复杂功能芯片，是一种以裸片形式提供的硬核IP。在当前技术进展下，Chiplet方案能够实现芯片设计复杂度及设计成本降低，且有利于后续产品迭代，加速产品上市周期。 ➢中美半导体产业博弈升级下国内先进制程发展受限，Chiplet为实现弯道超车的逆境突破口之一。继《瓦森纳协议》限制国内晶圆厂对EUV 光刻设备的采购后，2022年8月美国签署《芯片与科学法案》继续限制中国芯片制造业发展，国内晶圆厂在先进制程升级上受阻。此外，中国大陆部分IC设计企业被美国列入“实体清单”，无法在台积电、三星等晶圆代工厂进行先进制程代工。国内半导体产业在先进制程发展受限的情况下，可将Chiplet视为另一条实现性能升级的路径和产业突破口之一。
➢随着Chiplet技术生态逐渐成熟，国内厂商通过自重用及自迭代利用技术的多项优势，推动各环节价值重塑。产业链优质标的将在激增需求下获得崭新业绩增长空间，我们看好IP/EDA/先进封装/第三方测试/封测设备/IC载板优质标的受益于Chiplet浪潮实现价值重估。
➢投资评级：看好。
➢风险因素：Chiplet研发进展不及预期；下游需求不及预期。
目录后摩尔时代下Chiplet技术改道芯片业，架构设计&先进封装双重驱动 (4)
陇南二日游旅游景点大全Chiplet重塑传统半导体产业链，细分赛道龙头迎来破局点 (7)
IC封测：测试需求快速提升，OSAT加速布局先进封装技术高地 (9)
IC载板：先进封装应用对载板需求拉动显著 (11)
EDA/IP：3D IC封装技术发展开辟国内EDA/IP新机遇 (12)
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风险因素 (13)
表目录表1：主流Chiplet设计方案 (6)
表2：主流Chiplet底层封装技术 (7)
天门山玻璃栈道多少米表3：Chiplet产业链关注标的（数据截止2022年10月27日，wind一致预期） (9)
表4：全球部分先进封装解决方案（2D/2.5D/3D） (11)
鲅鱼圈自驾游攻略表5：全球主要提供Chiplet封装厂商解决方案汇总 (11)
图目录图1：不同工艺节点处于各应用时期的芯片设计成本（百万美元） (4)
图2：先进制程及先进封装发展情况 (4)
图3：Chiplet通过die-to-die内部互联实现新形式IP复用 (5)
图4：Chiplet在显著提高芯片良率的同时降低制造成本 (5)
图5：Chiplet的实现为架构设计与先进封装两侧的共同作用 (6)
图6：2020-2024E基于Chiplet技术半导体器件销售收入及增速（百万美元，%） (8)
图7：2024E 前五大Chiplet应用终端营收结构（%） (8)
图8：台积电分技术节点销售结构（%） (8)
图9：台积电分地区销售结构（%） (8)
图10：Chiplet技术重塑传统半导体产业链 (9)
图11：基于Chiplet技术的方案显著提升封测需求 (10)
图12：大陆及全球芯片测试服务市场空间预测（亿元） (10)
图13：伟测科技主要客户情况 (10)
图14：2021年伟测科技前五大客户营收占比（%） (10)
图15：先进封装市场空间及增速预测（百万美元，%） (10)
图16：2021-2026E IC封装基板全球市场空间（百万美元） (12)
图17：2017-2022E国内EDA/IP市场空间及增速（亿元，%） (13)
后摩尔时代下Chiplet 技术改道芯片业，架构设计&先进封装双重驱动
异构多核SoC 成传统大规模集成电路主流趋势。随着先进工艺节点不断推进，芯片线宽缩小下单颗芯片可容纳的晶体管数量不断提升，7nm 工艺节点下80mm ²裸片晶体管数量增长至近70亿个。传统大规模集成电路主流趋势为异构多核SoC ，微处理器、模拟IP 、数字IP 、存储器等以同一种工艺制造方式被集成在单一芯片上，实现芯片体积缩小及性能、可靠性的提高。
先进工艺节点下晶体管单位成本不断下降，但IC 设计复杂度及设计成本不断提升。以先进工艺节点处于主流应用时期设计成本为例，工艺节点为28nm 时，单颗芯片设计成本约为0.41亿美元，而工艺节点为 7nm 时，设计成本快速提升至2.22亿美元。即使工艺节点达到成熟应用时期，设计成本大幅度下降的前提下，相较同一应用时期的上一代先进工艺节点，仍存在显著提升；此外，设计复杂度的提升也将对芯片良率产生影响，间接提高了整体制造成本。
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此外，在工艺节点不断推进下，制程升级对芯片性能提升的边际收益缩窄，通常在15%左右，而先进封装技术迭代速度快于制造端。
图 2：先进制程及先进封装发展情况
资料来源：Yole ，信达证券研发中心
Chiplet 将满足特定功能的裸片通过die-to-die 内部互联技术，实现多个模块芯片与底层基础芯片的系统封装，实现一种新形式的IP 复用。基于裸片的Chiplet 方案将传统SoC 划分为多个单功能或多功能
组合的芯粒，在一个封装内通过基板互连成为一个完整的复杂功能芯片，是一种以裸片形式提供的硬核IP 。
图3：Chiplet通过die-to-die内部互联实现新形式IP复用
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资料来源：集成电路材料研究，SIP与先进封装技术，《后摩尔时代Chiplet技术的演进与挑战》，信达证券研发中心
在当前技术进展下，Chiplet方案能够实现芯片设计复杂度及设计成本降低。IC设计阶段将SoC按照不同功能模块分解为多个芯粒，部分芯粒实现模块化设计并在不同芯片中重复使用，能够实现设计难度降低，且有利于后续产品迭代，加速产品上市周期。
Chiplet的运用也将大幅提高大型芯片良率的同时降低芯片制造成本。高性能计算等领域巨大运算需求推动逻辑芯片运算核心数量上升，配套SRAM容量、I/O数量随之提升。Chiplet设计分割不同功能模块进行独立制造，提升良率的同时降低不良率造成的额外制造成本。根据Linley测算，7nm方案下Chiplet良率改善0.8x，制造成本降低至传统方案的0.87倍。
图4：Chiplet在显著提高芯片良率的同时降低制造成本
资料来源：Linley Group，信达证券研发中心
